集成电路模拟锁相环原理及NE564在实验电路中的应用

摘要: 介绍了锁相环的基本原理和锁相环NE564的电路结构和性能,及其用NE564构成的锁相解调电路和锁相倍频电路。

Abstract: Introduces the basic principle of phase-locked loop and NE564 PLL circuit structure and properties, and the use of phase-locked NE564 demodulating circuit and phase-locked frequency circuit.

关键词:锁相环;NE564;解调;倍频

Key words: phase lock loop;NE564;demodulation;octave

中图分类号:TN492 文献标识码:A文章编号:1006-4311(2010)20-0115-01

1锁相环路的基本组成

锁相环是一种以消除频率误差为目的的反馈控制电路。它的基本原理是利用相位误差电压去消除频率误差,当电路达到平衡状态之后,虽然有剩余相位误差存在,但频率误差可以降低到零,实现了无频差的频率跟踪和相位跟踪。

2集成锁相环NE564介绍及应用

NE564 (L564)是超高频通用单片集成锁相环路,在通信及电子技术领域中有着广泛的用途,可用作高速调制解调器、数字频移键控(FSK)信号的产生与接收、锁相频率合成与锁相倍频等。它突破了以往集成锁相环存在的某些局限性,如电源电压偏高(L562是+10～+18 V)、工作频率不够高、接口困难、需增加大量外部电路等。针对这些缺点,在NE564 中作了若干改进:在鉴频器前增加限幅器,可改善调幅抑制;在输入输出处采用肖特基PNP型嵌位晶体管,使这种器件能与π电路兼容;对压控振荡器作了重大改进,使工作频率提高到50 MHz;整个电路采用单一的5 V电源电压工作,简化了电源供给。

2.1 NE564锁相环内部框图和引脚功能如图2所示。如图2(a)所示,A1(LIMITER)为限幅放大器;鉴相器PD(PHASE COMPARATOR)采用双差分模拟相乘器。由压控振荡器反馈的信号从外部由③脚端输入,另外由②脚端去改变双差分电路的偏置电流,控制鉴相器增益,实现了控制环路增益;压控振荡器VCO;输出放大器A2(AMPLIFIER)与直流恢复电路;施密特触发器(POST DETECTION PROCESSOR)

锁相环NE564的主要参数如下:

NE564的最高工作频率为50 MHz,最大锁定范围达±12%fo,输入阻抗大于50 kΩ,电源工作电压5～12V,典型工作电压为5V,典型工作电流为60 mA,最大允许功耗为40 mV,在频偏为±10%、中心频率为5 MHz时,输出的解调电压达140 mVP-P。输入信号为有效值大于或等于200 mVRms。

2.2 NE564基本应用电路——锁相解调电路在锁相解调电路中,信号从第6脚经交流耦合输入,2脚作为压控振荡器增益控制端,12脚和13脚外接定时电容,使振荡在10.7 MHz上,从14脚输出调制信号经过运算放大器IC72放大后输出。

锁相解调原理电路如图3设计所示。按下电源开关K71,用10.7 MHz的调频信号进行锁相解调电路实验。从IN71处输入调频信号(调频信号由高频信号源单元提供,调制信号由低频信号源提供,载波信号大小为Vp-p=2V,调制信号频率为1kHz、VΩP-P=1.5V)。从TT71可以得到输出波形,微调CC70使VCO锁定在10.7MHz,调节W71使输出波形幅度最大且不失真。

实验结果:IN71输入10.7 MHz的FM信号;TT71输出锁相解调信号(调制信号)的频率为1KHz, Vp-p=130MV的正弦波波形信号。

参考文献:

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